Beyond 5Gに向けた新規デジタル位相同期回路を開発

東京工業大学 工学院 電気電子系の岡田健一教授（電気電子コース 主担当）らの研究グループは、低スプリアス^[用語1]と低ジッタ^[用語2]を同時に実現する新方式のデジタル位相同期回路（PLL）^[用語3]の開発に成功した。

無線通信機器などで広く用いられる分数分周PLL^[用語4]では、原理的に出力信号に分周スプリアスが発生し、これを抑制する必要がある。従来のディザリング^[用語5]と呼ばれる方法では、スプリアスは除去できるが、ジッタが増加する課題があった。また、デジタル非線形補償（DPD）^[用語6]と呼ばれる方法では、PLLのロック時間が長くなるという課題があった。

今回の研究では、スプリアスが発生する周波数を帯域外の高周波にシフトし、除去するという新たな手法により、この課題を解決した。開発したPLLを、最小の配線半ピッチ（幅）65 nm（ナノメートル）のシリコンCMOSプロセス^[用語7]で試作した。スプリアスの低減により10kHzから10MHzの範囲で積分したジッタとして143.7fsを実現した。消費電力は8.89mWであり、DPDを用いることなく、分周スプリアス-60dBcを達成したデジタルPLLの中で、最高のFoM^[用語8]を達成した。このPLLは今後、小型で低消費電力、低位相雑音を重視するBeyond 5G機器向けSoCへの応用が期待される。

研究成果は、2月18日～22日に米国サンフランシスコで開催された「ISSCC 2024（国際固体素子回路会議）」で発表された。

Beyond 5G（B5G）では、スマートフォン等を用いて人が通信を行うだけでなく、交通、製造、医療など幅広い分野で、様々なIoT機器に無線通信機能やセンシング機能（例えばレーダーなど）が組み込まれる。IoT機器は、2030年代には1兆個にも達すると予想されているが、その実現には小型・低消費電力、低コスト化が不可欠であり、SoC（System on Chip）化が必須である。今回開発した位相同期回路（PLL：Phase-Locked Loop）は、無線通信やレーダーにおけるキーコンポーネントである。無線通信では局部発振器（Local Oscillator）に、レーダーではチャープ信号の生成などに用いられている。これらの応用において、PLLに要求される最も重要な性能指標の一つに位相雑音がある。位相雑音が大きいと、無線通信速度の低下やセンシング精度の低下につながる。そのため、SoCに集積可能で、低消費電力かつ低位相雑音を実現できるPLLの需要が高まっていた。

PLLの位相雑音を増大させる要因には、ジッタやスプリアスがある。近年、携帯端末向けなどには、デルタシグマ変調（DSM：Delta-Sigma Modulation）^[用語9]を用いた分数分周PLLが広く採用されている。最新の研究では、デジタル時間変換器（DTC：Digital-to-Time Converter）^[用語10]を用いて、位相比較器（PD：Phase Detector）への入力信号の範囲を狭め、またDSMの量子化雑音を打ち消すことにより、さらなる低消費電力化と低位相雑音化を図る方式が提案されている。しかしながら、DTCが積分非直線性（INL：Integral Nonlinearity）^[用語11]をもつため、誤差に周期性が生じ、それに起因するスプリアスが発生するという課題があった。

この課題に対して、図1（a）に示すような、信号経路にランダム信号を重畳する手法（ディザリング）が提案されている。これにより、誤差の周期性が崩れ、スプリアスのエネルギーが周波数軸に拡散する。ディザリングは、スプリアスを除去するのに有効であるが、ディザ信号自体が白色雑音であるため、帯域内の位相雑音が増加するという欠点があった。別の手法として、デジタル非線形補償（DPD：Digital Pre-Distortion）と呼ばれる技術もある。これは、DTCの非直線性をモデル化し、それを基にINLをデジタル信号処理で補正する技術である。この技術は、ジッタを増やすことなく、根本的にスプリアスを抑制することが可能であるが、デジタル信号処理に一定の時間を要するため、PLLの周波数が安定するまでの時間（ロック時間）が長くなるという欠点があった。

今回の研究で開発したPLLでは、（1）カスケード（縦列）型分数分周方式、（2）疑似差動型DTC、という2つの新しい回路技術を導入することにより、分数分周型のデジタルPLLにおいて、既存のDPD技術を使わずに、低ジッタと低スプリアス特性を実現した。

今回提案したカスケード型分数分周方式の構成と効果を図1（b）に示す。この構成では、元の周波数制御ワード（FCW）をFCW_mainとFCW_auxに分解し、それぞれDSM_mainとDSM_auxに供給してカスケードに分数分周を行う。DSM_mainとDSM_auxで発生する量子化雑音は、DTC_mainとDTC_auxでそれぞれ打ち消される。この時、FCW_mainとFCW_auxの分周比の分数部分が大きくなるよう分解するのがポイントである。分周スプリアスの周波数は、整数分周からのずれの大きさで決まるため、このように、FCWを分解して分数分周を行うことにより、ターゲット周波数から離れた高周波にスプリアスをシフトすることができる。PLLは、元々、低域通過特性を持つため、帯域外の高周波にシフトしたスプリアスは除去される。

1. 図1. 従来のディザリングと今回提案したカスケード型分数分周方式の比較

今回、開発したPLLのもう一つの特徴は、疑似差動型DTCである。DTCは、DSMに起因する量子化雑音を打ち消す働きを行い、その遅延範囲は、デジタル制御発振器（DCO：Digitally Controlled Oscillator）の1周期（T_dco）をカバーする必要がある。従来のDTC設計では、消費電力、遅延範囲、雑音とのトレードオフのため、図2（a）に示すように一定量のINLが発生し、これが誤差となり、量子化雑音の低減効果に制約があった。今回開発した疑似差動型DTCでは、図2（b）に示すように、位相比較器の入力にDTCpとDTCnの2つの同じDTCを配置する。DSMからの量子化雑音が増加すると、DTCpの遅延は増加する一方、DTCnの遅延は減少するため、時間領域で擬似的な差動動作を行う。結果、提案したDTCのINLは、等価的にDTCpとDTCnのINLの差になり、大幅に小さくなる。さらに、DTCpとDTCnに必要な遅延範囲が半分になるため、INLは本質的に小さくなり、より強力にスプリアスを低減できる。

1. 図2. 従来のデジタル時間変換器（DTC）と今回提案した疑似差動型DTCの比較

新たに提案したカスケード型分数分周方式と疑似差動型DTCを採用したデジタルPLL回路を、65 nmのCMOSプロセスを用いて実際に作製した（図3）。チップサイズは1.3 mm x 1.1 mmである。作製したPLL回路を評価した結果、10kHzから10MHzで積分したジッタは、元の243.5fsから143.7fsまで低減できることを確認した。これは、提案したカスケード型分数分周方式を適用することで、分周スプリアスが低減した効果によるものである。また、消費電力は8.89 mWであり、DPDを用いずに分周スプリアス-60dBcを達成したデジタルPLLの中で最高のFoM（Figure of Merit）を達成した。

来るべきSociety 5.0では、実世界（フィジカル空間）の膨大なセンシングデータをサイバー空間との間で通信する。Beyond 5Gは、こうした社会を支える中核的なインフラの役割を担うものである。本研究では、デジタル回路向けの微細CMOSプロセスとの親和性が高く、小型・低消費電力にSoC集積可能なデジタルPLL構成により、位相雑音の低い高性能なPLLを実現している。これにより、IoT機器の小型・低消費電力、低コスト化が可能となり、Beyond 5GにおけるIoTサービスの普及に貢献するものである。

本研究成果をさらに進め、さらなる高性能なPLLを実現するアーキテクチャや回路を探求するとともに、Beyond 5G無線通信機やレーダーなど実際のアプリケーションでの効果も実証していく。

• 付記

• 用語説明

• 研究成果発表

この成果は2月18日～22日にサンフランシスコで開催された「2024 IEEE International Solid-State Circuits Conference (ISSCC 2024) : 2024年米国電気電子学会 国際固体素子回路会議」で発表された。

講演セッション :	Session 10 –Frequency Synthesis
講演時間 :	現地時間2月20日午前8時50分
講演タイトル :	A 7GHz Digital PLL with Cascaded Fractional Divider and Pseudo-Differential DTC Achieving -62.1dBc Fractional Spur and 143.7fs Integrated Jitter
ISSCC会議情報 :	IEEE International Solid-State Circuits Conference (ISSCC)

講演セッション :	Session 10 –Frequency Synthesis
講演時間 :	現地時間2月20日午前8時50分
講演タイトル :	A 7GHz Digital PLL with Cascaded Fractional Divider and Pseudo-Differential DTC Achieving -62.1dBc Fractional Spur and 143.7fs Integrated Jitter
ISSCC会議情報 :	IEEE International Solid-State Circuits Conference (ISSCC)